高精度折叠式时间数字转换器设计OA

针对级联超前进位单元构建抽头延迟链过程中面临的亚门延迟分辨率实现困难、延迟链过长引发跨时钟域隐患以及大量伪温度计码导致的非线性问题,提出一种多链合并的折叠式抽头延迟链架构,并利用双采样技术进一步细分延迟单元,在较低资源消耗下实现了更高的分辨率和测量精度。通过抽头重排列和ones-counter编码器对延迟链输出进行全局气泡误差校正,有效改善了非线性问题。在Xilinx Zynq UltraScale+MPSoCs平台上的实验结果表明,经折叠优化后,查找表使用量减少了68.3%,触发器数量减少了70.6%。与类似架构相比,设计在多个关键指标上均取得进步:逻辑消耗减少50%以上;平均测量精度提高30.27%,为2.81 ps;最低有效位改善3%,为1.75 ps;微分非线性和积分非线性各优化78.1%和30.7%,分别为[-0.68LSB,2.70LSB]和[-14.00LSB,18.05LSB]。