一种基于自偏置技术的低功耗低抖动SerDes时钟源锁相环设计OA

相比于传统二阶锁相环(Phase-Locked Loop,PLL)结构,自偏置锁相环可在宽动态范围内保持环路稳定性和响应速度不变,具有很高的频率稳定性,可满足各种高精度频率控制应用需求,适合作为满足多协议标准的串行器/解串器(Serializer/Deserializer,SerDes)物理层(PHysical Layer,PHY)电路时钟源使用,在宽频率范围和一定电压范围内具有稳定环路特性。传统自偏置锁相环使用两个电荷泵产生对称辅助电压V_(fs1)和V_(fs2),这会增加系统功耗和面积,并且版图失配会在V_(fs1)和V_(fs2)之间引入静态失配,电路工作过程中电源压降和局部噪声会在V_(fs1)和V_(fs2)之间引入动态失配,这些失配会增加压控振荡器的相位噪声和时钟抖动。针对这一问题,本文设计了一款低功耗低失配电荷泵结构,由一个电荷泵电路产生V_(fs1)和V_(fs2),该结构通过共用电流偏置部分降低系统功耗,通过设计改进减小输出失配。在实际工作中本设计可同时满足外围组件快速互连(Peripheral Component Interconnect express,PCIe)1.0/2.0/3.0、通用串行总线(Universal Serial Bus,USB)3.0、串行高级技术附件(Serial Advanced Technology Attachment,SATA)1/2/3物理层协议的时钟源要求。SerDes中每4个数据单元共用1个时钟单元,4个数据单元可分别配置成PCIe的任何速率或分别配置成USB及SATA的任何速率。全电路工作在0.9 V低电压下,锁相环面积为0.0553 mm2,压控振荡器(Voltage-Controlled Oscillator,VCO)的调谐范围是3~5 GHz,环路分频采用6~511分频,输出分频采用1~255分频,输出频率范围是11.76 MHz~5 GHz。后仿真结果表明,锁相环锁定时间2µs,相位噪声为-110 dBc/Hz@1 MHz,功耗为5.54 mW。测试结果表明,-40~125℃范围内2000片PLL测试成品率大于99%;经过片上长距离传输并通过SerDes发送端所送出高速时钟的抖动测试结果远大于仿真结果,测试结果为2.5 GHz时钟:Random jitter 2.41 ps、period jitter 10.8 ps;4 GHz时钟:Random jitter 1.8 ps、period jitter 9.28 ps。上述高速时钟经过复杂通路送出导致jitter较大,而PCIe插槽上100 MHz参考时钟也由PLL产生,其到输出PAD的路径很短,测试路径引入的抖动较少可直接测试,采用示波器内嵌PCIe参考时钟测试软件对PCIe插槽上参考时钟进行测试,RMS jitter(Root-Mean-Square jitter)最差为0.7768 ps。为证明本文提出的PLL抖动性能满足SerDes PHY,进行PCIe PHY GEN2速率和GEN3速率测试,所有结果均满足协议要求且Margin很大。